오호 천재다~~~ 크크크크~~~

오오 대단하세요.

보통 저런 칩은 layout을 top에서 부터 해 들어와야 합니다. 블록 layout하고 탑에서 맞출래면 머리 뽀개지고, 나중에 측정해보면 망하는 경우가 많지요. ㅠㅜ schematic단계에서 시뮬레이션 시작할때부터 area/signal/power estimation해서 simulation, layout, extracted simulation (lpe) 을 병행해야 합니다. 그래도 망가지지요. 주요부분 r-c extraction은 기본. (어디가 주요부분이냐 는 문제때문에 꼭 빵구가 납니다. 그렇다고 full chip하기엔 엄두가 안나고) '기본'이라는 이유는.. 사람이 개념있게 손으로 extraction해서 시뮬레이션 해봐야 한다는 얘기. extraction만 믿으면 나중에 software가 얼마나 멍청한지.. 실은 rule set이 얼마나 멍청한지 뼈저리게 느끼게 되지요.

마지막 단계에서 꼭 확인해야 하는 것이.. 전원이 처음 들어올때 어떻게 시작하는가 입니다. 보통은 전원이 들어와 있다고 가정하고 설계를 하는데, 전원칩은 그 전원을 만드는 칩이라, 전원이 불안할때 오동작하면 꽝입니다. (사실 이런 부분애 냉소님한테 무슨 얘기를 하는 것이 웃기는 얘기입니다만.. 망가져본 적이 있는 경험이라..) 당연히 UVLO나 over-temperature protection같은 것도 설계해 넣으셨을텐데, 시뮬레이션하지 않은 구석이 뭐가 있나를 잘 살피는 것이 매우 중요합니다. 칩은 참 신기하게 잘 찾아내서 망하거든요.

플로터로 레이아웃을 떠놓고.. 아름답군 하고 감상할 수 있게 되면.. 끝이 보이는 겁니다. ^^

테입아웃 하시기전에.. enable/power down 극성 꼭 한번 통째로 확인하세요. bandgap reference의 startup도 한번더 확인하시고요. 또 metal의 temperature derating factor가 copper로 가면서 확 달라졌는데.. 한번 더 체크하시기 바랍니다. 전원이 안 들어온 상태에서 핀에 신호가 들어왔을때 latch-up도 조심 (특히 핀이 below-ground일때). guard ring들이 무용지물이 되는 상황이 생깁니다!

윗 댓글은 출근하면서 지하철에서 써서....줄맞춤이 엉망이네요 ㅎㅎ

사실 LPE와 관련해서 현재 가장 우려하고 있는 것은 core block이 아니라 ESD Protection입니다.

Chip이 상당히 크다 보니, LPE 단계에서 Ground Discharge Path가 너무 길다는 결론에 다다랐습니다.

그래서 ground pad를 사이사이 끼워넣었는데, Lead로 나갈 경우, Pin assign이 실제 application하기에

그다지 좋아 보이지 않았기 때문이죠.

그래서 결국은 package의 backside exposed pad를 사용하기 위해 lead frame bed로 down bonding을

하기로 하고 design을 수정하였는데, 문제는 power ground와 analog ground가 off-chip connection은 

되는 거지만, in-package connection이 된다는 문제가 생겼습니다.

물론 on-chip에서 back-to-back diode가 각각의 PGND pad와 AGND routing path에 배치되어 있기는

하지만, 좀 찝집하다는 생각이 들기는 합니다.  그래서 wire stray resistance를 modeling 해 넣어서

simulation을 돌려 보았는데, 이게, stray level에 따라서 ripple이 조금 보입니다.

그러다 보니, wire count를 늘렸고...그것도 불안해서, ground bouncing을 줄이기 위한 회로 보강도

조금 하기는 했습니다만...완전히 개운한 심정은 아닙니다....

이건, modeling 만으로는 찝찝한 마음을 완전히 극복하기는 어려울 것 같아요..

일단 Fab을 돌려봐야.........ㅋㅋㅋㅋㅋ

굳이 한가지 더 들자면, isolation 문제...

이게 입력은 고전압인데, 출력은 지 각각이고, 내부의 analog / logic 모두 low voltage 동작이라,

Chip 내부에서 사용하는 전원이 외부 전원 4개 (이건 묶어 들어오든 따로 들어오든 무관하게 설계)에다

내부에서 internal regulator로 만들어 쓰는 전원이 3개....거기도, boost 회로도 필요한 chip이라,

high voltage signal을 feedback 받아서 내부에서 pseudo ground 기준으로 boosting 해야 해서 

이놈들을 각각 쓰는 회로를 isolation 하고 placement 하는게 여간 신경쓰이는 게 아니더군요....

뭔 소리들 하시는지 원... ^^;