이제 끝이 보입니다.....
2013.05.16 14:11
이런 일 중이라고 말씀드린지가 벌써 한달이 되었네요. 결국에는 이제 끝이 보입니다.
Active Device만 약 20,000 여개에 달하는 회로를 모조리 Full Custom으로2.5mmx3mm 정도 되는
Chip 공간에 Drawing 하고, Design Rule Check / Layout Versus Schematic Match도
확인이 되었습니다.
현재 최종 Top Simulation이 78.2%까지 진행이 되었고, 중간 중간 확인 결과 잘 돌아갑니다....
Layout DB는 이미 GDS Conversion하여 대기 중인데, GDS DB 용량이 후덜덜덜 합니다...
예전에 IR Read-Out Chip이나, Logic Chip에서 수십만 TR 단위의 Chip까지는 해 본적은
있지만, 그 때는 DLE를 이용하여, Auto P&R을 해서, 용량이 커도 그런가 보다 했는데,
순수 Power IC로 Full Custom Design 으로 만 단위가 넘어서는 Chip은 이번이 처음입니다.....
기껏해야 6000~8000 Tr 수준이었거든요....
Circuit Design에 12주, Layout Design에 15주가 걸린 Chip인데....잘 되어야 할 텐데 말이죠...
어쨋든 Full Custom Analog Power IC의 GDS DB Size가 기가 바이트 급이 되어 버리니...
신기하기도 하고, 이거 Tape-Out 할 때 File Transfer 도 좀 난감하기도 하고 그렇습니다. ㅋㅋㅋㅋ....
어쨋든 오늘 낼 마무리하고, 이번 주말은 술 한잔 먹고 주말 내내 여름잠 자렵니다.~~~~~
코멘트 10
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냉소
05.16 14:20
왜 이러십니까~~~~ㅋㅋㅋㅋㅋ
나중에 동작이 확인되어야 할 말이긴 하지만, 어쨋든 저 Layout을 15만에 끝내니 손 하나는 빠른 거 인정 ~~~ㅋㅋㅋㅋㅋ
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아 멋지네요 ~~ 남이 오를수 없는 곳에서 바라보는 인간 세계는 어떤느낌이십니까? 크크
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냉소
05.16 14:55
훗~~ 누구나 오를 수 있는 수준이예요~~
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이미 만들어진 간단한 게이트 칩셋가지고 빵판에 깨작대는 실습만 하는 학부생으로선 상상조차 안될 스케일이네요... ㄷㄷ;
끝까지 화이팅입니다! -
왕초보
05.17 02:52
오오 대단하세요.
보통 저런 칩은 layout을 top에서 부터 해 들어와야 합니다. 블록 layout하고 탑에서 맞출래면 머리 뽀개지고, 나중에 측정해보면 망하는 경우가 많지요. ㅠㅜ schematic단계에서 시뮬레이션 시작할때부터 area/signal/power estimation해서 simulation, layout, extracted simulation (lpe) 을 병행해야 합니다. 그래도 망가지지요. 주요부분 r-c extraction은 기본. (어디가 주요부분이냐 는 문제때문에 꼭 빵구가 납니다. 그렇다고 full chip하기엔 엄두가 안나고) '기본'이라는 이유는.. 사람이 개념있게 손으로 extraction해서 시뮬레이션 해봐야 한다는 얘기. extraction만 믿으면 나중에 software가 얼마나 멍청한지.. 실은 rule set이 얼마나 멍청한지 뼈저리게 느끼게 되지요.
마지막 단계에서 꼭 확인해야 하는 것이.. 전원이 처음 들어올때 어떻게 시작하는가 입니다. 보통은 전원이 들어와 있다고 가정하고 설계를 하는데, 전원칩은 그 전원을 만드는 칩이라, 전원이 불안할때 오동작하면 꽝입니다. (사실 이런 부분애 냉소님한테 무슨 얘기를 하는 것이 웃기는 얘기입니다만.. 망가져본 적이 있는 경험이라..) 당연히 UVLO나 over-temperature protection같은 것도 설계해 넣으셨을텐데, 시뮬레이션하지 않은 구석이 뭐가 있나를 잘 살피는 것이 매우 중요합니다. 칩은 참 신기하게 잘 찾아내서 망하거든요.
플로터로 레이아웃을 떠놓고.. 아름답군 하고 감상할 수 있게 되면.. 끝이 보이는 겁니다. ^^
테입아웃 하시기전에.. enable/power down 극성 꼭 한번 통째로 확인하세요. bandgap reference의 startup도 한번더 확인하시고요. 또 metal의 temperature derating factor가 copper로 가면서 확 달라졌는데.. 한번 더 체크하시기 바랍니다. 전원이 안 들어온 상태에서 핀에 신호가 들어왔을때 latch-up도 조심 (특히 핀이 below-ground일때). guard ring들이 무용지물이 되는 상황이 생깁니다!
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scotch
05.17 07:56
왕초보님은 왕초보가 아니라 초보 중의 왕이신 것 같은 느낌입니다. ^^
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냉소
05.17 08:06
역시 전문가 시군요.
거의 대부분 제가 했던 방식이지만, 저는 Power up sequence만 top에서 정해서 Bottom으로내릴 신호를 정한 이후에 실제 Circuit은 bottom up으로 올렸습니다.
uvlo, powergood monitor, otp, ovp 같은 건 당연히 있고요, power-on-reset도 포함되어 있습니다.이들 모든 protection 신호를 deglitch 하기 위한 Counter logic도 내장되어 있고요.
metal routing은 매번 제가 가장 신경쓰는 부분인데, 실제 후배들이 review해 달라고 하면 가장먼저 확인하는 부분이고요. (이 branch 전류 얼마? metal 의 carrying capacity는? 그래서 결정한
metal width는? 예상되는 mttf는? 으로 시작을 해서 게속 내려가지요. power chip에서 metal
routing은 layout의 반이라고 감히 주장합니다. ) 보통 85도 10년 보증 조건으로들 많이하는 데,
Chip의 등급이 있는지라, 105도 20년 보증 조건으로 Carrying capacity를 정해서 Width를 결정 했지요.
maximum junction temperature range는 125도 까지 이긴 하지만, 결국 Package reliability문제로package의 Tc를 무작정 junction temperature 기준으로 올릴 수 없기 때문에, junction temperature
를 105도 이하로 맞추게 될 수 밖에 없는 조건이라는 얍삽한 계산으로~~~~
사용할 Package가 junction to case thermal resistance가 4oC/W 정도 되기 때문에 junction temperature와
case temperature 차이가 별로 나지 않거든요..그래서 Tc가 reliable하게 power dissipation을 맞추면
결국 TJ는 100도를 절대 넘을 수가 없어요 ㅋㅋㅋㅋ
metal과 관련해서 걱정되는 건 package assembly 할 때 Copper wire의 bonding performance가 있기는 합니다.
현재 top sim에서 주력으로 보고 있는 것은 power up sequence와protection 동작 이후의 restart sequence 가 거의 주된 것이고,
나머지는 뭐 load transient 정도가 되겠습니다.
ruledeck 들이 멍청하가는 건 뭐 매번 verification 할 때마다 느끼는 거지요. ㅎㅎㅎ
한가지 자랑하고 싶은 건 bandgap reference의 경우, accuracy와 PVT independency가꽤 좋고 PSRR과 current consumption도 좋은데다 면적점유도 작은.... 약 7년 전에 개발해서
울궈 먹고 있는 회로인데, 자랑하고 싶은 핵심은 한국, 미국, 일본, 대만, 중국에 의견제출 없이
단번에 특허 등록이 되었다는 사실......
왕초보님께서 막판에 해야하는 일을 한번에 정리해 주시니 엄청난 도움이 되네요. 감사합니다.
첨부터 왕초보님 같은 상사와 일했으면 지금보다는 훨씬 나은 엔지니어가 됄 수 있었을 텐데 정말 아쉽습니다.
하나 하나를 배우는데, 시간과 쓸모없어 보이는 노력이 너무 많이 들었어요.... -
냉소
05.17 08:35
윗 댓글은 출근하면서 지하철에서 써서....줄맞춤이 엉망이네요 ㅎㅎ
사실 LPE와 관련해서 현재 가장 우려하고 있는 것은 core block이 아니라 ESD Protection입니다.
Chip이 상당히 크다 보니, LPE 단계에서 Ground Discharge Path가 너무 길다는 결론에 다다랐습니다.
그래서 ground pad를 사이사이 끼워넣었는데, Lead로 나갈 경우, Pin assign이 실제 application하기에
그다지 좋아 보이지 않았기 때문이죠.
그래서 결국은 package의 backside exposed pad를 사용하기 위해 lead frame bed로 down bonding을
하기로 하고 design을 수정하였는데, 문제는 power ground와 analog ground가 off-chip connection은
되는 거지만, in-package connection이 된다는 문제가 생겼습니다.
물론 on-chip에서 back-to-back diode가 각각의 PGND pad와 AGND routing path에 배치되어 있기는
하지만, 좀 찝집하다는 생각이 들기는 합니다. 그래서 wire stray resistance를 modeling 해 넣어서
simulation을 돌려 보았는데, 이게, stray level에 따라서 ripple이 조금 보입니다.
그러다 보니, wire count를 늘렸고...그것도 불안해서, ground bouncing을 줄이기 위한 회로 보강도
조금 하기는 했습니다만...완전히 개운한 심정은 아닙니다....
이건, modeling 만으로는 찝찝한 마음을 완전히 극복하기는 어려울 것 같아요..
일단 Fab을 돌려봐야.........ㅋㅋㅋㅋㅋ
굳이 한가지 더 들자면, isolation 문제...
이게 입력은 고전압인데, 출력은 지 각각이고, 내부의 analog / logic 모두 low voltage 동작이라,
Chip 내부에서 사용하는 전원이 외부 전원 4개 (이건 묶어 들어오든 따로 들어오든 무관하게 설계)에다
내부에서 internal regulator로 만들어 쓰는 전원이 3개....거기도, boost 회로도 필요한 chip이라,
high voltage signal을 feedback 받아서 내부에서 pseudo ground 기준으로 boosting 해야 해서
이놈들을 각각 쓰는 회로를 isolation 하고 placement 하는게 여간 신경쓰이는 게 아니더군요....
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하뷔
05.17 12:25
뭔 소리들 하시는지 원... ^^;
오호 천재다~~~ 크크크크~~~